16位快速加法器设计实验

实验目的

帮助理解成组进位产生函数，成组进位传递函数的概念，熟悉 $\text{Logisim}$ 平台子电路的概念，能利用前述实验封装好的 $4$ 位先行进位子电路以及 $4$ 位快速加法器子电路构建 $16$ 位，并能利用相关知识分析对应电路的时间延迟，理解电路并行的概念。

主要任务

利用四位先行进位电路和四位快速加法器构造十六位组间先行进位，组内先行进位快速加法器，并验证其功能是否正常。 $X,Y$ 为 $16$ 位被相加数， $Cin$ 为进位输入， $S$ 为和数输出， $Cout$ 为进位输出， $G,P$ 为 $16$ 位成组进位生成函数和成组进位传递函数。

实验原理

将 $S,X,Y$ 分成四部分 $S_0\sim S_3,X_0\sim X_3,Y_0\sim Y_3$ ，每部分占四位。用 $4$ 位先行加法器得到 $X_i+Y_i$ 的结果 $S_i$ ，并输出 $4$ 位成组进位；将 $4$ 位成组进位信息输入到一个 $CLA182$ 模块中，得到 $X_{i+1}+Y_{i+1}$ 的进位输入。 $CLA182$ 模块 $P^\ast,G^\ast$ 的输出引脚输出 $16$ 位成组进位传递函数和成组进位生成函数。
例如， $X_0+Y_0$ 的 $4$ 位成组进位函数为 $P_1,G_1$ ，将 $P_1,G_1$ 作为进位传递函数和进位生成函数传入 $CLA182$ 模块，得到 $X_1+Y_1$ 的进位为 $C_1=G_1+P_1C_0$ 。