8位可控加减法电路设计实验

实验目的

帮助学生掌握一位全加器的实现逻辑，掌握多位可控加减法电路的实现逻辑，熟悉 $\text{Logisim}$ 平台基本功能，能在 $\text{Logisim}$ 中实现多位可控加减法电路。

主要任务

在 $\text{Logisim}$ 中打开 $\text{alu.circ}$ 文件，在对应子电路中利用已经封装好的一位全加器设计 $8$ 位串行可控加法电路。定义 $X,Y$ 为两输入数字， $Sub$ 为加减控制信号， $S$ 为运算结果输出， $Cout$ 为进位输出， $OF$ 为有符号运算溢出位。

实验原理

利用一位全加器作为基本的加法单元，低位 $FA$ 的进位输出直接送入相邻的高位 $FA$ 的进位输入，构成一个串行进位链。
$Sub$ 为 $0$ 时，实现的是 $8$ 位串行加法器。 $Sub$ 为 $1$ 时，要实现 $X-Y$ 。若实现的是减法， $Y$ 需要转化成其补码形式（按位取反再加 $1$ ），实现方式是将 $Y_0\sim Y_7$ 与 $Sub$ 进行异或运算， $Sub$ 作为运算 $X_0+Y_0$ 的进位输入，如此就对送入加法器的 $Y$ 进行了一次求补操作。于是，当 $Sub=0$ ，即使经过为实现减法而设计的求补电路，对运算结果仍然不会产生影响，实现的仍旧是 $X+Y$ ；而当 $Sub=1$ ，实现 $X-Y$ 。 $Y_i$ 经过求补电路后，同 $X_i$ 一起输入 $FA$ ，输出对应的 $S_i$ 。
符号溢出根据运算过程中最高数据位的进位与符号位的进位位是否一致进行检测。设运算时最高有效数据位产生的进位信号为 $C_D$ ，符号位产生的进位信号为 $C_F$ ，令 $V=C_D\oplus C_F$ 。当且仅当 $C_D,C_F$ 两者同步，即 $V=0$ 时，才不会发生溢出。在本实验背景下， $Cout$ 即为 $C_F$ ， $OF$ 即为 $V$ 。